Verifiering av VHDL-kod
(2 dagar)

Kursdatum och ort    "on-site"     Anmälan och priser

Kursen lär ut hur man verifierar sin VHDL-kod effektivt, inkl Do- och Tcl-skript, testbänkar, systemsimulering, Code coverage, statisk tidsanalys samt Property Specification Language (PSL, del av VHDL-2008) mm.

Kursen vänder sig främst till elektronik-konstruktörer, systemkonstruktörer och teknikstrateger.

Dokumentation: Eget material samt Dokumentation från Mentor Graphics, Synopsys, Altera och Xilinx

Verktyg: Vi använder "state of the art" verktyg från vår samarbetspartner Mentor Graphics och Xilinx.

Kursdatum och ort        

Anmälan och priser